基于台积电3nm（N3E）工艺技术的Cadence 16G UCIe 2.5D先进封装IP成功流片

　　6月9日消息，楷登电子(美国 Cadence 公司)近日宣布基于台积电3nm(N3E)工艺技术的 Cadence® 16G UCIe™ 2.5D 先进封装 IP 成功流片。该 IP 采用台积电 3DFabric™ CoWoS-S 硅中介层技术实现，可提供超高的带宽密度、高效的低功耗性能和卓越的低延迟，非常适合需要极高算力的应用。Cadence UCIe IP 为Chiplet裸片到裸片通信提供了开放标准，随着人工智能/机器学习(AI/ML)、移动、汽车、存储和网络应用推动从单片集成向系统级封装(SiP)Chiplet 的转变，Chiplet 裸片到裸片通信变得越来越重要。

　　Cadence 目前正与许多客户合作，来自 N3E 测试芯片流片的 UCIe 先进封装 IP 已开始发货并可供使用。这个预先验证的解决方案可以实现快速集成，为客户节省时间和精力。