Meta AR/VR专利探索更好地控制Micro LED晶片衬底弯曲度

　　对于半导体LED，不同衬底弯曲度会产生性能的影响。通常，我们希望减少外延生长的半导体层中的应变，例如压缩或拉伸应变，因为应变可能增加缺陷密度，从而增加有源区中的非辐射复合。应变同时可以引起其他效应，如压电极化和自发极化引起的极化状态。

　　在名为“Strain management of iii-p micro-led epitaxy towards higher efficiency and low bow”的专利申请中，Meta表示Micro LED晶片的衬底弯曲度可以通过管理单个外延层中的平面内应变来控制。

　　在一个实施例中，特定外延层可以生长为具有压缩应变，而一个或多个其他外延层可以生长为具有拉伸应变。具有拉伸应变的外延层的厚度可以足够高，使得拉伸应变可以对抗其他外延层的压缩应变，从而减小包括外延层的Micro LED晶片的净应变和弯曲。由于可以实现低衬底弯曲度，Micro LED晶片与背板的结合可以更容易、更准确和更可靠。

　　在一个实施例中，用于应变平衡和衬底弯曲度减小的拉伸应变p型半导体层可以致使在高操作电流密度和升高温度下的Micro LED效率提高。

　　图11A示出了用于Micro LED晶片的红色Micro LED的外延结构1100的示例。在所示的示例中，外延结构1100可以包括GaAs衬底1110，其可以是n掺杂的或未掺杂的。GaAs衬底1110可以不具有应变或低拉伸应变。

　　在一个实施例中，缓冲层可以生长在GaAs衬底1110上，其中缓冲层可以是未掺杂的或n掺杂的。外延结构1100同时可以包括使用诸如VPE、LPE、MBE或MOCVD的技术在GaAs衬底1110(或缓冲层)上外延生长的n型层1120、MQW层1130和p型层1140。

　　在各种实施例中，n型层1120可以包括一个或多个层，例如n接触层(InGaAlP层)和n包覆层(InAlP层)。N型层1120可以具有压缩平面内应变，并且可以具有大约几百纳米的厚度，例如在大约100nm和数微米之间。

　　MQW层1130可以包括，一个或多个InGaP量子阱层和两个或更多个InGaAlP量子势垒层。量子阱层和量子势垒层可以是未掺杂的或者可以是无意掺杂的。MQW层1130可以具有压缩平面内应变，或者可以在特定层中具有压缩应变，在其他层具有拉伸应变。

　　每个MQW层1130可以具有低厚度，例如小于几十纳米或小于几纳米(5nm、4nm或更薄)。MQW层1130中的薄层可以帮助降低驱动信号的正向偏置电压。P型层1140同时可以包括一个或多个层，例如电子阻挡层、包层、P侧结层和/或一个或更多个P接触层。P型层1140可以具有压缩平面内应变，并且可以具有大约几百纳米的厚度。

　　如图11B所示，Micro LED晶片的外延层的压缩应变可导致Micro LED晶片的高衬底弯曲度。晶片弯曲可能取决于晶片尺寸、外延层的厚度和外延层中的应变水平。例如对于6英寸晶片，具有压缩平面内应变的3微米厚的外延结构可能导致约80至90微米的晶片弯曲。Micro LED晶片的大衬底弯曲度形可能使得将Micro LED晶片与CMOS背板对准和键合非常困难。

　　在一个实施例中，其上生长有外延层的Micro LED晶片的衬底弯曲度形可以通过管理单个外延层中的平面内应变来控制。

　　如图11A所述，特定外延层可以生长为具有压缩应变，而一个或多个其它外延层可以生长为具有拉伸应变。具有拉伸应变的外延层的厚度可以足够高，使得外延层的拉伸应变可以对抗其他外延层的压缩应变，从而减小具有外延层的Micro LED晶片的弯曲。

　　图12A示出了一个外延结构1200，以在用于红色Micro LED的Micro LED晶片上具有平衡应变。在所示的示例中，外延结构1200可以包括GaAs衬底1210，其可以是n掺杂的或未掺杂的。

　　在一个实施例中，缓冲层可以生长在GaAs衬底1210上，其中缓冲层可以是未掺杂的或n掺杂的。GaAs衬底1210可以不具有应变或低拉伸应变。外延结构1200还可以包括使用诸如VPE、LPE、MBE或MOCVD的技术在GaAs衬底1210(或缓冲层)上外延生长的n型层1220、MQW层1230和p型层1240。

　　在各种实施例中，n型层1220可以包括一个或多个外延层，例如n接触(InGaAlP)层和n包层(In AlP)层。N型层1220可以具有压缩平面内应变，并且可以具有大约几百纳米到大约几微米的厚度。

　　MQW层1230可以包括一个或多个InGaP量子阱层和两个或更多个InGaAlP量子势垒层。MQW层1230可以具有压缩平面内应变，或者可以在特定层中具有压缩应变，在其他层具有拉伸应变。每个MQW层1230可以具有低厚度，例如小于几十纳米或小于几纳米(例如约5nm、4nm或更薄)。

　　薄MQW层可以有助于降低驱动信号的正向偏置电压。P型层1240同时可以包括一个或多个层，例如电子阻挡层、包层、P侧结层和/或一个或更多个P接触层。p型层1240的一个或多个层可以具有拉伸平面内应变，并且可以具有在大约50nm和大约1000nm之间，使得外延层中的压缩应变和拉伸应变可以相互抵消，从而减小微LED晶片的弯曲。

　　图12B示出了包括应变平衡外延结构1200的Micro LED晶片可以具有很少或没有晶片衬底弯曲度。曲线1250示出了包括外延结构1200的6英寸晶片可以是基本上平坦的。例如，总晶片衬底弯曲度形可以小于约20µm、小于约10µm、少于约5µm或更低。

　　因此，将包括外延结构1200的Micro LED晶片对准并键合到CMOS背板可能容易得多。键合同时可以更准确和更可靠。

　　通过改变外延层的晶格常数，可以在外延层中引入压缩应变或拉伸应变，使得外延层和相邻层的晶格常数之间存在失配。当外延层的晶格常数低于相邻层的晶格常量时，相邻层可能拉拽外延层的晶体晶格，因此外延层中可能存在拉伸应变。

　　当外延层的晶格常数大于相邻层的晶格常量时，相邻层可能压缩外延层的晶体晶格，因此在外延层中可能存在压缩应变。

　　外延层的晶格常数可以通过改变外延层的组成来改变，例如InxGayAlzP0.5材料中In、Ga或Al的浓度。

　　在图13中，横轴对应于不同半导体材料的晶格常数，主纵轴对应于半导体材料的能带隙，并且第二垂直轴示出了与能带隙相对应的波长。由实线划定的区域1310对应于直接间隙半导体材料，而由虚线划定的区域1320对应于间接间隙半导体材料。

　　图13中的线1330示出了具有与GaAs的晶格常数匹配的晶格常数(例如约5.65Å)的半导体材料，其可以用作生长红色Micro LED的外延层的衬底。

　　如图所示，(AlxGa1-x)0.25In0.25P0.5可以具有与GaAs的晶格常数相匹配的晶格常数，因此可以在GaAs衬底上外延生长，并且几乎没有缺陷或应变。当外延层的材料的晶格常数低于下层的晶格常数时，由于外延层和下层的晶格常量之间的差异，生长在下层上的外延层可能经历拉伸应变。

　　例如，对于生长在GaAs衬底上的红色Micro LED，可以通过使用具有较短晶格常数的AlGaInP、AlInP或GaInP半导体材料的某些组成，例如图13中的线1330左侧的AlGaIn P、AlIn P或GaIn P材料，从而在外延层中引入拉伸应变。

　　图14示出了在外延结构1100和外延结构1200中使用的半导体材料。

　　可以在外延结构1100中使用圆形1402内的材料。例如，图14中的第一材料1410可以用作n型层1120的材料。其中，所述材料的晶格常数可以大于在其上生长n型层1110的GaAs衬底的晶格常数，使得n型层1120可以具有压缩应变。

　　图14中的第二材料1420可以用作MQW层1130的材料，其可以具有大于其上生长有MQW层1140的第一材料1410的晶格常数的晶格常数，并且因此MQW层1170同样可以具有压缩应变。

　　图14中的第三材料1430可以用作p型层1140的材料，其晶格常数可以大于在其上生长p型层114的第二材料1420的晶格常数，因此p型层1.140同样可以具有压缩应变。因此，外延结构1100可以具有高的整体压缩应变。

　　在图14所示的示例中，对于MQW层1130，第一材料1410和第三材料1430的能带隙可以相似，并且可以高于第二材料1420的能带间隙。

　　相反，在外延结构1200中可以使用圆形1404内的材料。例如，图14中的第一材料1410可以用作n型层1220的材料。其中，所述材料的晶格常数可以大于在其上生长n型层1.22的GaAs衬底的晶格常数，使得n型层12.2可以具有压缩应变。

　　图14中的第二材料1420可以用作MQW层1230的材料，其可以具有大于在其上生长MQW层1.23的第一材料1410的晶格常数的晶格常数，并且因此MQW层12.3同样可以具有压缩应变。

　　图14中的第四材料1440可以用作p型层1240的材料，其可以具有比在其上生长p型层1230的第二材料1420的晶格常数短的晶格常数，并且因此p型层1140可以具有拉伸应变。

　　在一个实施例中，第四材料1440可以具有更高的Al或Ga浓度和/或更低的In浓度。外延层中的压缩应变和拉伸应变可以相互抵消，以减小净应变，从而减小Micro LED晶片的衬底弯曲度。在图14所示的示例中，用于p型层1240的第四材料1440的能带隙可以高于第一材料1410和第二材料1420的能隙。

　　图15A示出了InGaAlP/GaInP红色Micro LED的能带图。InGaAlP/GaInP红色Micro LED的示例可以由外延结构1100制成。

　　曲线1510示出了n型层(例如，n型层1120)、MQW层(例如MQW层1130)和p型层(如，p型层1140)中的InGaAlP/GaInP红色Micro LED的价带。

　　曲线1520示出了n型层、MQW层和p型层中的InGaAlP/GaInP红色Micro LED的导带。如图所示，电子的导带能垒在p侧可以是低的。这样，当操作温度增加时，p侧的电子的导带能垒可以进一步降低，因此载流子泄漏可以增加，LED的效率可以降低。因此，InGaAlP/GaInP红色LED可能对温度敏感，并且可能随着操作温度或注入电流密度的增加而具有大的IQE下降。

　　上述用于应变平衡和衬底弯曲度减小的拉伸应变p型半导体层，其可以导致在高操作电流密度和升高的温度下实现Micro LED的效率提高。拉伸应变的p型半导体层可以导致p-n结的p侧处的电子的更高势垒。

　　例如，在高分辨率X射线衍射(XRD)图中，衍射峰相对于衬底衍射峰在约1000弧秒处的拉伸应变层可以导致Micro LED的p侧的势垒高度增加至少30meV。在升高的温度和/或高的操作电流密度下，势垒高度的增加可导致较低的漏电流和较高的壁塞效率(WPE)。

　　图15B示出了Micro LED的p侧上的拉伸应变半导体层的InGaAlP/GaInP红色Micro LED的能带图。

　　InGaAlP/GaInP红色Micro LED可以由外延结构1200制成。曲线1515示出了在n型层(例如，n型层1220)、MQW层(例如MQW层1230)和p型层(如p型层1240)中的InGaAlP/GaInP红色Micro LED的价带。

　　曲线1525示出了n型层、MQW层和p型层中的InGaAlP/GaInP红色Micro LED的导带。如图所示，在p-n结构的p型区域，拉伸应变的p型半导体层可以引起导带高度的增加1522，这可以增加Micro LED的p-n结构p侧的势垒的高度。这样，可以减少漏电流，并且可以提高Micro LED的效率，特别是在更高的电流密度和更高的温度下。

　　在一个实施例中，可以通过改变外延结构的其他外延层中的压缩应变来调节拉伸应变的程度，从而调节效率提高的程度。

　　例如，可以生长其他外延层以具有更高的压缩应变，并且可以生长p型层以具有较高的拉伸应变，以对抗压缩应变并平衡外延结构的整体应变。其他外延层的压缩应变越高，p侧的拉伸应变可能需要越高才能在宏观尺度上(在晶片水平上)控制衬底弯曲度，因此效率增益可能越高。

　　可以控制应变水平和应变外延层的厚度，以避免在Micro LED外延结构的n侧和p侧形成失配位错。

　　图16示出了用于InGaAlP/InGaP红色Micro LED的应变平衡外延层堆叠1600。

　　在所示的示例中，外延层堆叠1600可以包括衬底1610、n接触层1620、n型层1625、MQW层1630、p型层1640和p接触层1645。

　　衬底1610可以包括具有几百微米(例如，约625µm)厚度的未掺杂、未应变的GaAs晶片，并且可以包括具有数百纳米厚度的n掺杂和未应变的InGaAlP层。

　　N接触层1620可以包括具有压缩应变和厚度约150nm的N掺杂InGaAlP层。N型层1625可以包括具有压缩应变和大约200nm厚度的N掺杂InAlP层。MQW层1630可以包括压缩应变InGaAlP量子势垒层和一个或多个压缩应变InGaP量子阱层。

　　每个InGaP量子阱层可以位于两个InGaAlP量子势垒层之间，并且可以具有几纳米的厚度。每个InGaAlP量子势垒层可以具有低厚度，例如小于几十纳米或小于几纳米。MQW层1630中的薄外延层可以帮助降低驱动信号的正向偏置电压。

　　如上所述，在MQW层1630和p接触之间的拉伸应变p掺杂层不仅可以平衡外延层堆叠1600中的应变以减小外延层堆叠的衬底弯曲度，但同时可以增加外延层堆叠1600的p侧处的电子的势垒，以减少漏电流并提高Micro LED的效率。

　　图17A示出了用于InGaAlP/InGaP红色Micro LED的应变平衡外延层堆叠1700。在所示的示例中，外延层堆叠1700可以类似于外延层堆叠1600，但可以在n型层中而不是在p型层中包括拉伸应变层1702。拉伸应变层1702可以具有在大约100nm和3000nm之间的厚度，例如大约200nm。

　　图17B示出了用于InGaAlP/InGaP红色Micro LED的应变平衡外延层堆叠1750。在所示的示例中，外延层堆叠1750可以类似于外延层堆叠1600，但可以包括在p型层中的拉伸应变层1752和在n型层中拉伸应变层1754。

　　在一个实施例中，拉伸应变层1752可以具有介于约50nm和约1000nm之间的厚度，例如介于约100nm和约350nm之间的。在另一个实施例中，拉伸应变层1754可以具有在大约100nm和3000nm之间的厚度，例如大约200nm。

　　图18示出了制造应变平衡Micro LED晶片的方法流程图1800。

　　在方框1810，可以在衬底上外延生长n型半导体层。

　　在方框1820，包括一个或多个量子阱层和多个量子势垒层的有源区可以在n型半导体层上外延生长以形成MQW结构。量子阱层和量子势垒层可以是压缩应变。

　　在方框1830，可以在有源区上外延生长p型半导体层。

　　可选地，在方框1840，可以蚀刻包括n型半导体层、有源区和p型半导体层的层堆叠，以形成用于各个Micro LED的各个台面结构。台面结构可以具有例如垂直的、圆锥形的、抛物线形的、向内倾斜的或向外倾斜的台面形状。

　　可选地，在方框1850，包括n型半导体层、有源区和p型半导体层的Micro LED晶片可以键合到背板。可以使用各种键合技术来键合Micro LED晶片和背板。

　　如上文所述。由于Micro LED晶片的低衬底弯曲度，Micro LED晶片和背板的结合可以更容易、更准确、更可靠。

　　名为“Strain management of iii-p micro-led epitaxy towards higher efficiency and low bow”的Meta专利申请最初在2021年10月提交，并在日前由美国专利商标局公布。